키움 REST API로 나만의 주식툴 만들기 1편: 접근 토큰(Access Token) 자동 발급 및 관리
안녕하세요! 이번 포스팅부터는 파이썬(Python)과 키움증권 REST API를 활용하여 저만의 맞춤형 주식 분석 툴을 만들어가는 과정을 연재합니다. 그 첫걸음으로, API 통신의 핵심이자 가장 먼저 해결해야 할 접근 토큰(Access Token) 자동 발급 및 관리 모듈을 만들어 보겠습니다. 우리가 궁극적으로 만들게 될 프로그램은 주식 차트, 보조지표, 외국인/기관 수급, 그리고 실시간 웹 검색을 결합한 AI 챗봇까지 포함된 통합 주식 대시보드입니다. 매번 수동으로 토큰을 발급받는 것은 번거로우므로, 파이썬 스크립트를 통해 자동으로 토큰을 발급받고 영리하게 관리하는 get_token.py를 작성해 보겠습니다.
ASIC 설계 레시피: Custom Standard Cell Library 제작 가이드
과거에 작성했던 게시글 중 markdown이 남아있는 글들을 복원하고 있습니다. 일반적으로 ASIC 설계 시 파운드리나 IP 벤더에서 제공하는 Standard Cell을 사용하지만, 연구 목적이나 특별한 아키텍처 구현을 위해 독자적인 로직 셀이나 Flip-flop(FF) 등을 직접 설계해야 하는 경우가 발생합니다. 이처럼 Full-Custom으로 설계한 특수 회로를 Synthesis(합성) 및 PnR(Place & Route) 단계에서 다른 표준 셀들과 함께 사용하려면, PnR 툴이 인식할 수 있는 표준화된 라이브러리 포맷으로 변환하는 과정이 필수적입니다. 본 포스팅에서는 ASIC 설계 Flow 중에서도 진입장벽이 높고 복잡한 Custom Standard Cell Library 설계 및 제작 워크플로우에 초점을 맞추어 다루도록 하겠습니다.
Synthesizable SystemVerilog Design을 위한 이점과 활용
과거에 작성했던 게시글 중 markdown이 남아있는 글들을 복원하고 있습니다. SystemVerilog는 흔히 검증(Verification)을 위한 언어로 인식되는 경향이 있으나, 하드웨어 합성(Synthesis) 측면에서도 기존 Verilog 대비 강력한 이점을 제공합니다. 2005년을 기점으로 Verilog의 IEEE 1364 규약은 SystemVerilog의 IEEE 1800 규약으로 통합되었습니다. 즉, 현대의 설계 환경에서 Verilog는 SystemVerilog의 부분집합으로 이해하는 것이 타당합니다. SystemVerilog를 설계에 도입하면 Functional Coding에 있어 코드의 길이를 획기적으로 줄일 수 있으며, Package와 Interface, Generate 구문을 조합하여 설계 자동화 및 모듈화에 크게 기여할 수 있습니다. 또한 Verilog에서 컴파일러가 버그로 판별하지 못하고 묵인하던 모호한 구문들을 에러로 인식하게 함으로써, Synthesis와 Simulation 간의 불일치를 줄이는 데 탁월한 효과를 발휘합니다. 본 포스트에서는 하드웨어 설계 시 유리하게 활용할 수 있는 SystemVerilog의 주요 특징과 문법들을 정리합니다.